Title: Revisited parameter extraction methodology for electrical characterization of junctionless transistors
D.-Y. Jeon*, S.J. Park, M. Mouis, M. Berthomé,S. Barraud, G.-T. Kim, G. Ghibaudo
*D.-Y. Jeon: jeond@minatec.inpg.fr, accepted for Solid-State Electronics
http://www.sciencedirect.com/science/article/pii/S0038110113001081 (논문 저널페이지)
프랑스 IMEP 연구소에 가서 처음 진행했던 연구 결과가 정리 된 논문인데, Top down 소자의 다양한 parameter extraction 방법 관련한 내용이 많이 포함되어 있습니다. CEA-LETI 요청으로 Junctionless transistors (JLTs)를 처음 받고, 여러 가지 필요한 측정을 해주고 데이터를 넘겨주는 일이 모두 끝나고 나서, 따로 정리를 해 본 내용들을 가지고 Euro-SOI 2012 학회에서 발표를 했었습니다. 그후에 full paper 논문을 제출할 수 있는 기회가 주어지고 Review 과정을 거쳐 거의 1년이 지난 후에 최종 accept 되었습니다. 주로 Nanowire 모양의 JLTs에 대해서만 사람들이 관심을 많이 가지고 있어서 (좀 이상한? 생각이 들었고), 저는 Planar 모양의 소자에 대해 좀더 집중을 했는데, Planar 모양이 nanowire 모양에 비해 heavily doped channel의 intrinsic 특성을 보다 잘 보여주고 있어서 재미있는 데이터들을 많이 얻을 수 있었습니다.
연구소 생활과 프랑스 생활이 아직 적응이 안된 상태에서 책임이 주어지는 일이 생기고, 많은 양의 측정등을 짧을 시간안에 해야해서 몸과 마음이 조금 힘들었던 기억이 나지만, 지나고 생각해 보면 좀더 빨리 여러가지를 배울 수 있었던 좋은 기회가 되었던 것도 같습니다. 공동학위 기회를 주신 우리 교수님과 Ghibaudo, Mouis 박사님께 진심으로 감사드립니다.
- 전대영 올림. |
