Title: Effects of channel width variation on electrical characteristics of tri-gate Junctionless transistors
Dae-Young Jeon*, So Jeong Park, Mireille Mouis, Sylvain Barraud, Gyu-Tae Kim, Gérard Ghibaudo
*D.-Y. Jeon: jeond@minatec.inpg.fr, Solid-State Electronics 81 (2013) 58-62
http://www.sciencedirect.com/science/article/pii/S0038110113000087 (논문저널페이지)
Planar Junctionless transistors (JLTs) 에서는 특이하게 "dCgc vs Vg" 그래프에서 conventional inversion-mode (IM) transistors 와는 다르게 두 개의 peak을 보여 주었는데, JLTs소자의 width를 줄이면 (Planar --> Nanowire like) 이러한 현상이 sidewall gate의 강해지는 영향력 때문에 점점 없어지는 현상을 보고한 논문입니다. 이러한 결과를 numerical simulation을 통해서도 확인해 보고, 또한, JLTs 소자의 width를 nanowire 모양까지 줄였을 때 변화하는 여러가지 전기적 특성에 대해서도 분석해본 결과입니다. 공동학위 기회를 주신 우리 교수님과 IMEP 연구소에서 실험관련 해서 많은 도움을 주신 Ghibaudo, Mouis 박사님께 진심으로 감사드립니다.
- 전대영 올림.
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